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I circuiti integrati di palazzo multipiano evitano le limitazioni convenzionali di CI

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Gli assistenti tecnici della Stanford hanno generato un circuito integrato four-layer di palazzo multipiano del prototipo. In questa immagine, la parte inferiore e gli strati superiori sono transistori di logica fatti dei nanotubes del carbonio. Sono intramezzati fra loro due strati della memoria di accesso casuale resistente (RRAM). I tubi verticali sono “elevatori„ elettronici del nanoscale che collegano la logica e la memoria, lasciante lei funzionare insieme

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Una squadra di ingegneria all'Università di Stanford ha inventato un senso migliorare i chip di computer rendendoli più alti. Secondo la squadra, i circuiti integrati correnti soffrono da? legare inceppati " quando le componenti di memoria e di logica sono tassate eccessivamente. La loro soluzione--aggiungendo gli strati di logica in cima alla memoria ed a usando nanoscale elettronico? elevatori? per per spostare i dati fra gli strati--elimina gli impasse generati dai legare e quindi sposta i dati più velocemente che usando la meno elettricità.

Ha preso alla squadra le tre innovazioni per potere da sviluppare un prototipo four-story del loro circuito integrato di palazzo multipiano. Il primo stava costruendo efficientemente i transistori del carbonio-nanotube del nanoscale (CNTs) che potrebbero più completamente essere sigillati che i transistori convenzionali correnti--quali elettroni della perdita, generanti calore e sprecanti elettricità. Finora, CNTs non ha potuto svilupparsi insieme strettamente. Per ottenere intorno a questa limitazione, gli assistenti tecnici della Stanford hanno coltivato CNTs su una cialda del quarzo ed allora hanno usato un a film metallico che si comporta come il nastro adesivo per staccarlo dal quarzo e per trasferirlo ad una lastra di silicio. Dopo che 12 più simili trasferimenti, avévano montato uno dell'allineamento più denso di CNTs fatto mai, quindi lo ha usato come il fondamento del loro circuito integrato di palazzo multipiano. Esso? il notabile di s che la squadra potrebbe fare questa con l'apparecchiatura di laboratorio piuttosto che l'ingranaggio specializzato ha utilizzato in di impianto di fabbricazione commerciali. Inoltre, hanno mostrato che questa tecnica potrebbe sviluppare più di uno strato di logica CNTs.

La squadra della Stanford inoltre ha fornito un metodo di sviluppo del tipo nuovo di memoria direttamente in cima allo strato di CNT. La memoria è un panino del metallo-ossido-metallo del nitruro, dell'ossido dell'afnio e del platino di titanio--non ci è silicone. Questo panino resiste al flusso corrente in un senso e lo permette nel senso opposto. Il cambiamento da resistente alle condizioni conduttive lascia questa nuova memoria --una memoria di accesso casuale o un RRAM resistente--generi gli zeri digitali ed un. La nuova memoria usa la meno elettricità che la memoria convenzionale del silicone e può essere costruita alle temperature più insufficienti, in modo da è compatibile con i processi di fabbricazione ed i materiali di palazzo multipiano.

L'innovazione finale era migliaia di perforazione di interconnessioni (elevatori del segnale del nanoscale) con gli strati di memoria agli strati di CNTs sotto loro. Tutto quelli collegano eliminano gli ingorghi stradali dei segnali comuni sulle carte di circuito convenzionali. Non ci è senso paragonabile aggiungere le interconnessioni fra la memoria e la logica silicone-basate sui circuiti integrati convenzionali costruiti come palazzi multipiani. Quello? la s perché prende le temperature alte quanto 1,000°C per generare la memoria del silicone e quella fonderebbero tutte le componenti di logica qui sotto.